用Verilog HDL设计一个数值比较器。
具体要求:
(1)输入的待比较信号:in1,in2,位宽均为2
(2)输出信号:inl_great,equal,in2_great,位宽均为1:
当inl>in2时,inl_great=1,equal=0,in2_great=0
当inl=in2时,inl_great=0,equal=1,in2_great=0
inl

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用Verilog HDL设计一个数值比较器。
具体要求:
(1)输入的待比较信号:in1,in2,位宽均为2
(2)输出信号:inl_great,equal,in2_great,位宽均为1:
当inl>in2时,inl_great=1,equal=0,in2_great=0
当inl=in2时,inl_great=0,equal=1,in2_great=0
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