可综合的VHDL/Verilog HDL转化成硬件电路时,包含了哪三个过程?简述每个过程实现的工作。
答:在把可综合的VHDL/Verilog HDL转化成硬件电路时,包含了三个过程:
(1)转化:综合工具读入电路系统的HD描述,将其转化为各个功能单元连接的电路结构的门级网表。这是一个通用电路原理图形成的过程,不考虑实际器件的实现。
(2)优化:根据设计者所施加的时序、面积等约束条件,针对实际实现的目标器件的结构将转化的门级网表按一定的算法进行逻辑重组的优化,并使之满足约束条件。
(3)映射:根据面积和时序的约束条件,综合工具从目标器件的工艺库中搜索恰当的单元来构成电路。
