分析下面的VerilogHDL源程序,回答问题。
(1)完成程序填空。
(2)分析该模块功能,根据输入信号得到相应的输出信号,填空完成表1。
(1)、in2;
or;
(2)、out1=1;out2=0;out3=0;
out1=0;out2=1;out3=0;
分析下面的VerilogHDL源程序,回答问题。
(1)完成程序填空。
(2)分析该模块功能,根据输入信号得到相应的输出信号,填空完成表1。
分析下面的VerilogHDL源程序,回答问题。
(1)完成程序填空。
(2)分析该模块功能,根据输入信号得到相应的输出信号,填空完成表1。
(1)、in2;
or;
(2)、out1=1;out2=0;out3=0;
out1=0;out2=1;out3=0;
